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當這一切前期環(huán)節(jié)確定以后，就開始我們這篇文章Zui主要的部分了，顯示芯片構架的設計。一個設計團隊被組織起來定義GPU支持的技術特征并且制定整個設計工作的日程表（比如團隊1在三周內完成反鋸齒單元的設計)。
在我們深入介紹芯片的設計過程之前，我們先來了解一下現在芯片制造公司一般的設計流程。現在，芯片構架的設計一般是通過專門的硬件設計語言Hardware Description Languages(HDL)來完成，所謂硬件設計語言（ HDL）顧名思義，是一種用來描述硬件工作過程的語言。現在被使用的比較多的有 Verilog 、VHDL。這些語言寫成的代碼能夠用專門的合成器生成邏輯門電路的連線表和布局圖，這些都是將來發(fā)給芯片代工廠的主要生產依據。對于硬件設計語言（HDL）一般的人都基本上不會接觸到，我們在這里只給大家簡略的介紹一下：在程序代碼的形式上HDL和C也沒有太大的不同，但他們的實際功能是完全的不同。比如下面這個Verilog語言中非常基本的一條語句：
always@(posedge clock) Q <=D;
這相當于C里面的一條條件判斷語句，意思就是在時鐘有上升沿信號的時候，輸出信號 'D'被儲存在'Q'。就是通過諸如此類的語句描述了觸發(fā)器電路組成的緩存和顯存之間數據交換的基本方式。綜合軟件就是依靠這些代碼描述出來的門電路的工作方式關系生成電路的。在芯片的設計階段基本上都是通過工程師們通過Verilog語言編制HDL代碼來設計芯片中的所有工作單元，也決定該芯片所能支持的所有技術特征。這個階段一般要持續(xù)3到4個月（這取決于芯片工程的規(guī)模），是整個設計過程的基礎。
在上述的工作完成后，就進入了產品設計的驗證階段，一般也有一兩個月的時間。這個階段的任務就是保證在芯片Zui后交付代工廠的設計方案沒有缺陷的，就是我們平時所說的產品的“bug”。這一個階段對于任何芯片設計公司來說都是舉足輕重的一步，因為如果芯片設計在投片生產出來以后驗證出并不能像設計的那樣正常工作，那就不僅意味著繼續(xù)投入更多的金錢修改設計，重新投片，還會在圖形芯片產業(yè)Zui為重視的產品推出速度方面失去先機。整個驗證工作分為好幾個過程，基本功能測試驗證芯片內的所有的門電路能正常工作，工作量模擬測來證實門電路組合能達到的性能。當然，這時候還沒有真正物理意義上真正的芯片存在，這些所有的測試依舊是通過HDL編成的程序模擬出來的。
接下來的驗證工作開始進行分支的并行運作，一個團隊負責芯片電路的靜態(tài)時序分析，保證成品芯片能夠達到設計的主頻；另外一個主要由模擬電路工程師組成的團隊進行關于儲存電路，供電電路的分析修改。和數字電路的修正工作相比，模擬工程師們的工作要辛苦的多，他們要進行大量的復數，微分方程計算和信號分析，即便是借助計算機和專門的軟件也是一件很頭疼的事情。同樣，這時候的多有測試和驗證工作都是在模擬的狀態(tài)下進行的，Zui終，當上述所有的工作完成后，一份由綜合軟件生成的用來投片生產門電路級別的連線表和電路圖就完成了。
但是，圖形芯片設計者不會立即把這個方案交付廠家，因為它還要接受Zui后一個考驗，那就是我們通常所說的FPGA(Field Programmable Gate Array)現場可編程門陣列來對設計進行的Zui終功能進行驗證。對于NV30那樣集成一億多個晶體管超級復雜芯片，在整個使用硬件設計語言（HDL）設計和模擬測試的過程中，要反復運行描述整個芯片的數十億條的指令和進行真正“海量”的數據儲存，因此對執(zhí)行相關任務的的硬件有著近乎的考驗。我們從下面NVIDIA實驗室的配備可見一斑。
可編程門陣列FPGA模擬驗證
現場可編程門陣列FPGA可以能完成任何數字器件的功能，上至高性能CPU下至簡單的74電路，都可以用它來實現。FPGA其實是一個包含有大量門電路的邏輯元件,但是它的每一個門的定義可以有使用者來定義,如同一張白紙或是一堆積木，工程師可以通過傳統的原理圖輸入法，或是硬件描述語言自由的設計一個數字系統。通過軟件仿真，我們可以事先驗證設計的正確性。在PCB完成以后，還可以利用FPGA的在線修改能力，隨時修改設計而不必改動硬件電路。所以說使用FPGA來開發(fā)數字電路，可以大大縮短設計時間，更為重要的是大大減少了再出現成品芯片以后反復修改,投片資金和時間的消耗,一塊幾千美元的FPGA(這里指目前容量的FPGA）和花費數百萬美元得到一塊成品芯片相比,消耗是微不足道的.
（編者：呵呵，以上文字引用了本站新手入門中的文字,看來新手入門這篇文章已經流傳很廣咯）