DAC 2025 回顧：AI驅(qū)動(dòng)EDA新紀(jì)元，Chiplet與系統(tǒng)級(jí)設(shè)計(jì)全面升級(jí)-亞洲國(guó)產(chǎn)精品無碼觀看久久_久久久歐美國(guó)產(chǎn)精品人妻嚕嚕
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2025 年 6 月 23–25 日，第 62 屆 DesignAutomation Conference（DAC）
在 美國(guó)加利福尼亞州舊金山莫斯康展覽中心（Moscone Center） 順利舉辦。
本屆大會(huì)吸引了：
150+ 家參展企業(yè)
6,000+ 名工程師、研究人員、芯片架構(gòu)師與產(chǎn)品團(tuán)隊(duì)
多家半導(dǎo)體設(shè)計(jì)企業(yè)、EDA 軟件廠商、IP 供應(yīng)商
大量來自北美、歐洲與亞洲的學(xué)術(shù)機(jī)構(gòu)和行業(yè)團(tuán)隊(duì)
DAC 2025 延續(xù)其作為全球電子設(shè)計(jì)自動(dòng)化領(lǐng)域Zui會(huì)議的地位，
也是芯片設(shè)計(jì)、EDA 工具、系統(tǒng)架構(gòu)創(chuàng)新的行業(yè)風(fēng)向標(biāo)。
今年展會(huì)的技術(shù)核心更加聚焦在 AI EDA、Chiplet系統(tǒng)設(shè)計(jì)、先進(jìn)制程EDA、量子EDA、汽車電子設(shè)計(jì)、安全可靠性設(shè)計(jì) 等方向。
EDA 工具有過一次重大變革時(shí)代：從手工布局 → 自動(dòng)化布局。
而今天，我們正在經(jīng)歷第二次變革：
從規(guī)則驅(qū)動(dòng) → AI 驅(qū)動(dòng)的智能設(shè)計(jì)。
在 DAC 2025 的展臺(tái)上，“AI in EDA” 是Zui突出的主題之一。
三大 EDA 主體（Synopsys、Cadence、Siemens EDA）全面加速 AI 融合：
AI 可以根據(jù)設(shè)計(jì)需求自動(dòng)調(diào)整 RTL 架構(gòu)，減少設(shè)計(jì)復(fù)雜度，避免重復(fù)驗(yàn)證工作。
Synopsys 宣布：
AI RTL 優(yōu)化可減少 20–40% RTL 設(shè)計(jì)時(shí)間。
傳統(tǒng) P&R 過程需要數(shù)天甚至數(shù)周。
AI 可同時(shí)處理：
走線預(yù)測(cè)
拓?fù)浣Y(jié)構(gòu)優(yōu)化
擁塞分析
動(dòng)態(tài)時(shí)序建模
許多團(tuán)隊(duì)現(xiàn)場(chǎng)演示了 AI 將優(yōu)化周期縮短到原來的 25%–40%。
EDA 中Zui復(fù)雜的環(huán)節(jié)仍是驗(yàn)證。
AI 能夠：
自動(dòng)生成測(cè)試場(chǎng)景
模擬不規(guī)則邊界情況
優(yōu)化約束系統(tǒng)
提前預(yù)測(cè)漏洞
這極大降低了“驗(yàn)證瓶頸”的影響。
高算力 AI 模型已經(jīng)開始用于：
PPA 預(yù)測(cè)
庫(kù)特性預(yù)測(cè)
電源完整性分析
熱分析
工程師只需提供部分早期數(shù)據(jù)，即可預(yù)測(cè)Zui終性能。
DAC 2025 明確傳遞一個(gè)信號(hào)：
AI 將從EDA的輔助技術(shù)，變成EDA的核心能力。
Chiplet 是繼多核架構(gòu)后Zui重要的芯片設(shè)計(jì)變革。
今年 DAC 上，Chiplet 相關(guān)的技術(shù)增長(zhǎng)明顯具有“實(shí)用化”特征：
多家廠商展示了：
UCIe PHY
UCIe 交換矩陣
UCIe 鏈路一致性測(cè)試方案
UCIe驗(yàn)證套件
說明 Chiplet 互連已從“實(shí)驗(yàn)室項(xiàng)目”正式進(jìn)入 “生態(tài)體系構(gòu)建階段”。
EDA 工具展示：
多Die布局優(yōu)化
跨Die時(shí)鐘同步
封裝級(jí)信號(hào)完整性
3D 堆疊的熱仿真
封裝級(jí)電源網(wǎng)絡(luò)設(shè)計(jì)
這意味著 Chiplet 設(shè)計(jì)實(shí)現(xiàn)正走向系統(tǒng)化。
過去封裝是“制造階段的工程”。
如今：
封裝 = 設(shè)計(jì) + 仿真 + 系統(tǒng)建模
DAC 上多家企業(yè)強(qiáng)調(diào)：
對(duì)于 AI 加速器、服務(wù)器 SoC、高端 FPGA，封裝與架構(gòu)已不可分割。
DAC 2025 的內(nèi)容呈現(xiàn)一個(gè)明顯的方向：
未來芯片設(shè)計(jì)將從芯片出發(fā)，轉(zhuǎn)變?yōu)閺南到y(tǒng)需求反推芯片架構(gòu)。
包括：
SoC 動(dòng)態(tài)建模
系統(tǒng)級(jí)功耗分析
任務(wù)級(jí)調(diào)度模擬
片上互連網(wǎng)絡(luò) NoC 設(shè)計(jì)
應(yīng)用驅(qū)動(dòng)的架構(gòu)生成
系統(tǒng)不再只是軟件團(tuán)隊(duì)的事，它正在與 EDA 工具鏈融合。
多家公司展示：
多核 NPU
Transformer 定制加速器
模塊化 AI加速單元
DRAM/CXL 互連結(jié)構(gòu)
當(dāng)前所有芯片設(shè)計(jì)趨勢(shì)都與 AI 深度綁定。
包括：
量子EDA邏輯仿真
超高帶寬Chiplet加速器
光子計(jì)算探索
邊緣AI架構(gòu)
DAC 2025 清晰顯示：
未來計(jì)算已進(jìn)入多架構(gòu)并行發(fā)展時(shí)期。
過去EDA工具只負(fù)責(zé)“設(shè)計(jì)”，制造屬于晶圓廠。
但本屆 DAC 顯示：
EDA → 工藝 → 封裝 → 系統(tǒng)
之間的界限正在消失。
臺(tái)積電、三星、英特爾代工部門均參與深度討論：
2nm 工藝設(shè)計(jì)規(guī)則
先進(jìn)封裝共同優(yōu)化
PPA 預(yù)測(cè)模型接口
晶圓廠首次在系統(tǒng)級(jí)設(shè)計(jì)中扮演更重要角色。
Chiplet與2.5D封裝讓 OSAT 廠商（如 ASE、Amkor）成為：
設(shè)計(jì)數(shù)據(jù)用戶
SI/PI 測(cè)試團(tuán)隊(duì)
系統(tǒng)級(jí)仿真合作方
工具鏈正快速打通。
來自：
自動(dòng)駕駛
數(shù)據(jù)中心
工控
航空電子
高性能AI
等行業(yè)的客戶希望 EDA 提供：
從系統(tǒng)模型到RTL的自動(dòng)化鏈路
從軟件需求到架構(gòu)生成的工具
從仿真到驗(yàn)證的一體化平臺(tái)
EDA 正在從“設(shè)計(jì)工具”向“系統(tǒng)工程平臺(tái)”演變。
今年 DAC 初創(chuàng)展館的亮點(diǎn)非常明顯：
基于 AI 自動(dòng)生成 RTL 的團(tuán)隊(duì)
針對(duì)Chiplet高速互連的驗(yàn)證初創(chuàng)公司
云端EDA企業(yè)
新型模擬EDA算法團(tuán)隊(duì)
專注功耗預(yù)測(cè)的AI公司
更快的版圖優(yōu)化工具創(chuàng)業(yè)團(tuán)隊(duì)
這些初創(chuàng)公司直接瞄準(zhǔn)：
設(shè)計(jì)效率
驗(yàn)證瓶頸
Chiplet封裝挑戰(zhàn)
先進(jìn)工藝瓶頸
說明EDA領(lǐng)域進(jìn)入了技術(shù)再創(chuàng)新周期。
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