一、產(chǎn)品概述

CLM1543是啟瓏微電子生產(chǎn)的10位、38kSPS ADC，串行輸出、片上系統(tǒng)時鐘、11 通道模數(shù)轉(zhuǎn)換器，采用串行通信接口，具有輸入通道多、****、易于和單片機接口的特點，可廣泛應用于各種數(shù)據(jù)采集系統(tǒng)。CLM1543為CMOS 10位開關電容逐次A/D逼近模數(shù)轉(zhuǎn)換器。其中A0～A10（1～9、11、12腳）為11個模擬輸入端，REF+（14腳，通常為VCC）和REF-（13腳，通常為地）為基準電壓正負端，CS（15腳）為片選端，在CS端的一個下降沿變化將復位內(nèi)部計數(shù)器并控制和使能ADDRESS、I/O CLOCK（18腳）和DATA OUT（16腳）。ADDRESS（17腳）為串行數(shù)據(jù)輸入端，是一個4位的串行地址用來選擇下一個即將被轉(zhuǎn)換的模擬輸入或測試電壓。DATA OUT 為A/D轉(zhuǎn)換結(jié)束3態(tài)串行輸出端，它與微處理器或外圍的串行口通信，可對數(shù)據(jù)長度和格式靈活編程。I/O CLOCK為數(shù)據(jù)輸入/輸出提供同步時鐘，系統(tǒng)時鐘由片內(nèi)產(chǎn)生。芯片內(nèi)部有一個14通道多路選擇器，可選擇11個模擬輸入通道或3個內(nèi)部自測電壓中的任意一個進行測試。片內(nèi)設有采樣-保持電路，在轉(zhuǎn)換結(jié)束時，EOC（19腳）輸出端變高表明轉(zhuǎn)換完成。內(nèi)部轉(zhuǎn)換器具有高速（10μS轉(zhuǎn)換時間），高精度（10位分辨率，*大±1LSB不可調(diào)整誤差）和低噪聲的特點。

二、工作時序

CLM1543的工作過程分為兩個周期：訪問周期和采樣周期。工作狀態(tài)由CS使能或禁止，工作時CS必須置低電平。CS為高電平時，I/O CLOCK、ADDRESS被禁止，同時DATA OUT為高阻狀態(tài)。當CPU使CS變低時，CLM1543開始數(shù)據(jù)轉(zhuǎn)換，I/O CLOCK、ADDRESS使能，DATA OUT脫離高阻狀態(tài)。隨后，CPU向ADDRESS端提供4位通道地址，控制14個模擬通道選擇器從11個外部模擬輸入和3個內(nèi)部自測電壓中選通1路送到采樣保持電路。同時，I/O CLOCK端輸入時鐘時序，CPU從DATA OUT 端接收前一次A/D轉(zhuǎn)換結(jié)果。I/O CLOCK從CPU 接受10個時鐘長度的時鐘序列。前4個時鐘用4位地址從ADDRESS端裝載地址寄存器，選擇所需的模擬通道，后6個時鐘對模擬輸入的采樣提供控制時序。模擬輸入的采樣起始于第4個 I/O CLOCK的下降沿，而采樣一直持續(xù)6個I/O CLOCK周期，并一直保持到第10個 I/O CLOCK的下降沿。轉(zhuǎn)換過程中，CS的下降沿使DATA OUT引腳脫離高阻狀態(tài)并起動一次I/O CLOCK的工作過程。CS的上升沿終止這個過程并在規(guī)定的延遲時間內(nèi)使DATA OUT引腳返回到高阻狀態(tài)，經(jīng)過兩個系統(tǒng)時鐘周期后禁止I/OCLOCK和ADDRESS端。

三、軟硬件設計要點

CLM1543的三個控制輸入端CS、I/O CLOCK、ADDRESS和一個數(shù)據(jù)輸出端DATA OUT遵循串行外設接口SPI協(xié)議，要求微處理器具有SPI接口。但大多數(shù)單片機均未內(nèi)置SPI接口（如目前國內(nèi)廣泛采用的MCS51和PIC系列單片機），需通過軟件模擬SPI協(xié)議以便和CLM1543接口。CLM1543芯片的三個輸入端和一個輸出端與51系列單片機的I/O口可直接連接。軟件設計中，應注意區(qū)分CLM1543的11個模擬輸入通道和3個內(nèi)部測試電壓地址。

四、產(chǎn)品特性

• 10位分辨率A/D轉(zhuǎn)換器

• 11個模擬輸入通道

• 三種內(nèi)置自檢模式

• 固有采樣和保持功能

• 未調(diào)整總誤差：*大±1LSB

• 片上系統(tǒng)時鐘

• 轉(zhuǎn)換結(jié)束（EOC）輸出

• CMOS工藝

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五、應用

• 智能電網(wǎng)

• 新能源發(fā)電

• 電力系統(tǒng)

• 電氣化鐵軌

• 城市軌道交通

• 電動車充電站

• 智慧樓宇

六、選型表

七、應用框圖