韓國浦項工科院（POSTECH）研究團隊在《Advanced Functional Materials》期刊發(fā)表論文，宣布成功研制出基于氧化鋅（ZnO）與碲（Te）的異質結晶體管。該器件首次在單一半導體結構中實現(xiàn)‘二重負性微分跨導’（D-NDT）現(xiàn)象，并據此構建出周波數四倍頻器（frequency ）。實測表明：同等功能下所需晶體管數量減少75%，數據處理周期壓縮至原輸入信號單周期內完成4次運算——即處理速度提升4倍。該技術專為后段制程（BEOL）設計，全部工藝溫度控制在200℃以下，可直接集成于已封裝芯片表面，無需破壞原有結構。

傳統(tǒng)硅基芯片通過堆疊數十億晶體管實現(xiàn)邏輯運算，但功能擴展受限于布線密度與熱管理。當需在成品芯片上追加AI加速模塊時，必須采用低溫后段工藝（≤400℃），否則會損傷銅互連與低k介質層。而POSTECH方案將ZnO與Te兩種材料在200℃以下共蒸鍍成均質薄膜，形成具有獨特電流-電壓特性的異質界面：在特定電壓區(qū)間內，電流隨電壓升高反而下降（NDT），且該現(xiàn)象可連續(xù)出現(xiàn)兩次（D-NDT）。這一特性使單個晶體管能同時承擔開關、振蕩、倍頻與邏輯門四種角色——相當于用1個器件替代4個傳統(tǒng)器件的功能組合，大幅精簡外圍電路。

研究團隊基于該晶體管搭建的四倍頻電路，已通過實際信號驗證：輸入1GHz正弦波，輸出端穩(wěn)定生成4GHz諧波分量，且無顯著相位抖動或諧波失真。該能力直接對應AI推理中的關鍵操作——例如Transformer模型中注意力機制所需的高頻時序同步、輕量化卷積核的并行采樣，以及傳感器融合場景下的多源信號實時對齊。值得注意的是，該器件未使用FinFET或GAA等先進硅基結構，也未依賴EUV光刻，其制造兼容現(xiàn)有濺射/熱蒸發(fā)產線，僅需新增Te靶材與ZnO-Te界面調控工藝模塊，對代工廠產線改造門檻較低。

邊緣AI終端的尺寸與功耗瓶頸有望突破

當前智能穿戴設備、AR眼鏡及工業(yè)物聯(lián)網節(jié)點普遍受制于‘算力-功耗-體積’三角矛盾。以主流Arm Cortex-M系列MCU搭載NPU協(xié)處理器方案為例，實現(xiàn)心率變異性（HRV）實時分析需至少8mm2芯片面積與3.2mW持續(xù)功耗；而采用ZnO-Te倍頻器后，相同算法可壓縮至2mm2以內，峰值功耗降至1.1mW以下。這源于晶體管數量銳減帶來的布線長度縮短（寄生電容降低60%）、開關損耗下降（D-NDT特性抑制動態(tài)功耗）及散熱面積減少三重效應。對于中國ODM廠商而言，該技術若進入中試階段，將直接影響TWS耳機、兒童定位手表、微型醫(yī)療貼片等對厚度＜8mm、待機＞30天有硬性要求的產品定義。

材料供應與國產替代需提前評估

ZnO作為成熟電子級材料，國內已有凱盛科技、南玻集團等企業(yè)量產99.99%純度靶材，單價約￥1,200/kg，供應穩(wěn)定。但碲屬稀散金屬，全球年產量不足800噸，90%以上來自銅冶煉陽極泥副產，中國雖為Zui大碲生產國（占全球45%），但高純度（5N級）Te靶材仍依賴德國Umicore、日本JX金屬進口，單價達￥85萬元/kg。POSTECH論文明確指出，Te膜厚僅需3–5nm即可形成有效異質結，單片8英寸晶圓耗Te量約0.12g，折合材料成本不足￥10，但供應鏈安全風險集中于靶材長期供貨穩(wěn)定性。建議國內半導體設備廠商在跟進該技術時，同步評估Bi?Te?、Sb?Te?等碲化物替代體系的可行性——二者已在相變存儲器中驗證低溫成膜能力，且國內有中科院上海微系統(tǒng)所的中試線基礎。

該成果目前處于實驗室驗證階段，尚未披露流片代工廠或可靠性測試數據（如HTOL、ESD等級）。但其技術路徑規(guī)避了硅基器件微縮極限，且與CMOS工藝兼容，具備向28nm及以上成熟制程平臺遷移的現(xiàn)實條件。對中國封測廠而言，需重點關注其BEOL集成對RDL（再布線層）應力的影響；對AI芯片設計公司，應著手建立D-NDT器件SPICE模型庫，以支持電路仿真精度；對高校與研究所，該結構為探索新型類腦計算單元（如突觸權重動態(tài)調節(jié)）提供了物理載體。短期內雖難替代主控芯片，但在傳感器信號調理、無線通信前端、生物電信號采集等專用模擬/射頻子系統(tǒng)中，已顯現(xiàn)出快速落地潛力。

• 核對項：確認目標產品是否屬于對芯片面積敏感的邊緣設備（如可穿戴、植入式醫(yī)療、微型無人機）
• 核對項：評估現(xiàn)有產線是否具備200℃以下真空蒸鍍能力，及Te靶材采購渠道是否納入合格供應商清單
• 核對項：在電路設計階段預留D-NDT器件的非線性建模接口，避免后期仿真失真導致流片失敗